（原标题：芯片制造，将被改写）
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来源 ：内容 编译自 semienginerring 。
混合键合已投入生产多年，其成熟的流程能够使用 10μm 互连实现稳定的良率。在这种规模下，工艺可以容忍数百纳米的套刻偏差、晶圆翘曲度的细微差异以及与互连高度相当的颗粒尺寸，而不会造成灾难性的影响。混合键合与光学计量、现有的 CMP 工艺以及先进的工艺控制兼容。
然而，当堆叠器件的键合工艺扩展到 5μm 间距时，工艺窗口会缩小到两位数纳米的公差。颗粒尺寸限制急剧缩小，局部表面形貌必须精确控制，键合过程中即使是轻微的热漂移或机械漂移也可能会系统性地影响良率。现有的检测方法开始达到衍射极限，校正回路必须实时运行，并且设计必须从一开始就考虑键合约束。
Lam Research高级副总裁 Vahid Vahedi在 ITF World 的一次演讲中表示：“解决方案领域正变得非常非常具有挑战性，我们正处于一个关键时刻，单靠人类的力量无法实现所需的创新。最先进的工具在反应堆上拥有足够多的旋钮，可以提供 10 到 18 个独特的配方，但如果你是一名工艺工程师，想要调整这些配方，你该如何找到合适的方案呢？”
管理这些变量的激增不仅仅意味着改进现有工具，它需要从根本上重构设计、计量和工艺控制的相互作用。制造商别无选择，只能解决这些问题，因为下一波人工智能和高性能计算设备依赖于只有亚微米混合键合才能实现的堆叠密度和功率效率。问题不再是亚微米混合键合是否定义工艺制造的未来，而是如何使其可制造、可重复且经济可行地实现规模化。
美光公司执行副总裁兼首席技术与产品官 Scott DeBoer 在 ITF World 的演讲中表示：“混合键合是未来的关键技术，其优势显而易见。由于芯片之间没有空隙，堆叠高度可以更短；而且由于每个芯片之间没有额外的层，导热性也更好。但良率限制也很大，可以想象，在将晶圆键合在一起时，任何微小的缺陷都可能破坏整个立方体。”
亚微米间距的制造现状
大多数制造商仍在8至6微米的范围内运营，而新一代键合和量测设备正在将叠对和缺陷率推向更接近亚微米级所需的阈值。imec的演示表明，这一转变在技术上是可行的，但实现这些尺寸的量产流程仍需数年时间。
虽然目前的生产运行集中在8至6微米间距，但最新一代晶圆键合机的套刻精度已接近两位数纳米，接近亚5微米键合的要求。EV Group报告称其对准精度达到50纳米，应用相关的套刻精度低于100纳米。在今年的ECTC会议上，多篇论文报告了采用基于扫描器的网格量测技术进行的晶圆间和芯片间混合键合，结合键合机中的键合波监测，实现了小于0.6纳米（3σ）的重复性。[1]
“键合技术已经达到了标准单元的水平，在触发器的封装内实现连接成为可能，”imec研发副总裁Julien Ryckaert表示。“这只有在互连本身的规模上进行对准才能实现，而这需要整个键合界面的稳定性。”
当间距小于 1μm 时，表面处理与对准同样重要。亚 2nm 的金属形貌通常是实现无空洞键合的严格要求，即使是 CMP 产生的微小凹陷也可能导致开路或高电阻接头。在极薄的晶圆厚度下，临时键合和脱键也会带来挑战，因为低于 50μm 的晶圆厚度会使任何残留物或翘曲成为键合过程中的风险因素。
Brewer Science高级技术专家 Douglas Guerrero 表示：“成功实现混合键合的关键在于，在晶圆相互接触之前，表面必须经过完美的处理。预防污染比键合过程开始后再进行纠正要容易得多。”
随着间距的缩小，可变性管理从传统的实验设计转向模型驱动的工艺探索。由于存在如此多的交互参数，虚拟制造环境和人工智能辅助优化对于将“天文数字”的工艺空间精简为可管理的候选集至关重要。
缺陷控制也不仅仅局限于微观特征。边缘碎裂、周边胶带残留以及微划痕都可能破坏亚微米键合的良率，因此，对整个晶圆进行严格检测至关重要。
Microtronic应用总监 Errol Akomer 表示：“宏观缺陷会成为亚微米间距键合的致命因素。边缘场检测至关重要。边缘的清洁与无空洞键合直接相关。”
处理超薄晶圆又增加了一层复杂性。控制弓形和翘曲对于在键合过程中保持套刻精度至关重要。在芯片到晶圆的流程中，翘曲度低于60μm，键合后的电气良率与正面相当，这表明精心的机械设计可以实现与厚基板相当的薄芯片堆叠良率。[2]
Brewer Science 的 Guerrero 表示：“当晶圆厚度小于 50μm 时，临时键合和解键合会成为良率的关口。任何残留物或翘曲都会在键合时显现出来。我们正在开发清洁释放的化学工艺和低缺陷载体，以便在减薄、CMP 和活化过程中保持平整度和粗糙度。”
“一旦精度达到1微米以下，就无法再让一个步骤抵消另一个步骤的影响了，”imec的Ryckaert指出。“从CMP到清洗再到活化，整个流程的每个环节都必须同时达到最佳状态。”
这些机械挑战也对电气测试有直接影响。超薄易碎的晶圆会使探针难以接触，而翘曲会影响接触精度。因此，测试策略必须不断发展，以确保在整个堆叠（而不仅仅是芯片级）范围内进行功能验证。
在这些尺寸下，晶圆到晶圆 (W2W) 和芯片到晶圆 (C2W) 之间的选择具有新的意义。C2W 通过已知良好的裸片组装提供了良率优势，但增加了集成复杂性。相比之下，W2W 提供了对准效率，但如果一片晶圆质量不佳，则会放大良率损失。
DeBoer 表示：“如今的 HBM 立方体采用芯片到晶圆的焊料凸点技术构建，但未来将转向晶圆到晶圆的键合——不仅适用于 DRAM 组件，也适用于堆叠整个芯片组件。这种转变在热管理和良率方面既带来了机遇，也带来了根本性的挑战。”
在微米级键合尺寸下，系统没有任何余地。从CMP凹槽到边缘清洁度，从载体平整度到键合波稳定性，每个参数都可能影响良率。制造商面临的挑战是掌控每个变量，并在下一代人工智能和高性能计算的经济压力下，持续地使它们在规模化生产中协同工作。
表面处理和形貌控制
轻微的表面污染或局部形貌会阻碍键合表面之间的紧密接触，产生空隙或增加接触电阻。在这种尺度下，纳米粒子甚至可能破坏多个互连，从而降低良率和长期可靠性。
表面处理通常包括清洁、氧化物活化和化学机械平坦化 (CMP)，以实现平坦的表面形貌。CMP 工艺必须去除晶圆上的高点，同时保持晶圆表面的均匀性，而对于铜、阻挡金属和电介质等异质材料，这更具挑战性。过度抛光会导致铜特征凹陷，而抛光不足则会留下阻碍正常接触的突起。
英特尔副总裁兼先进系统组装与测试业务部总经理Mark Gardner表示：“CMP工艺控制是实现这种规模混合键合的关键因素之一。我们会监控每片晶圆的平面度以及可能影响键合的缺陷类型。工艺窗口非常狭窄，必须及早发现随时间推移的漂移。”
一种解决方案是将表面测量技术直接集成到CMP或清洁设备中。通过在晶圆离开工艺模块之前进行测量，工程师可以在晶圆表面形貌超出目标范围时立即采取纠正措施。这种在线反馈回路可防止缺陷晶圆占用宝贵的键合产能，从而减少废品并提高设备利用率。
Guerrero 表示：“你肯定不想在键合后才发现形貌问题。到那时，你已经消耗了晶圆和工艺时间，却无法挽回良率。”
表面化学控制与物理平整度同样重要。活化氧化物表面的寿命有限，一旦受到污染或再水化作用，其键合能力就会降低。为了最大限度地提高键合强度，将活化和键合时间安排在几分钟内（而不是几小时内）变得至关重要。这通常需要将活化和键合设备共置，或采用集群配置，以最大限度地减少晶圆与周围空气的接触。
在微米级工艺中，工艺难度极高。每一个额外的颗粒、每一个凹陷或凸起，以及从激活到键合之间的每一分钟，都可能决定叠层能否完全发挥作用，最终导致良率损失。制造商发现，成功的成功不仅取决于键合工艺本身，也取决于精确的调度和设备集成。
热变形和机械变形管理
即使表面处理理想，如果两片晶圆在对准或键合过程中发生相对位移，晶圆键合仍可能失败。热膨胀、卡盘变形和夹紧力都可能造成亚微米级的对准误差，尤其是在键合热膨胀系数 (CTE) 不同的异种材料时。当晶圆尺寸更大、间距更细时，允许的对准误差可能只有几分之一微米，这一挑战就更加严峻。
“即使表面非常干净，但如果在工艺过程中由于热膨胀、夹紧效应或材料不匹配而出现变形，键合质量也会受到影响，”imec 的 Ryckaert 说道。“我们必须在加热、夹紧和冷却的每个步骤中考虑变形。”
一种常见的方法是尽量减少对准和键合之间的温差。一些公司正在试验低温键合工艺，以在不牺牲键合强度的情况下降低热膨胀。其他公司则专注于预测性补偿，即实时测量变形，并通过调整卡盘或在对准过程中施加偏移量来校正。
西门子EDA产品管理高级总监约翰·弗格森（John Ferguson）表示 ：“对于晶圆对晶圆（Wafer on Wafer）来说，你必须将它们对齐并键合，但这需要假设晶圆两面的晶圆完全一致，而实际情况并非如此。对于芯片对晶圆（Chip on Wafer）来说，这更加困难。这些芯片经过加热和切割，因此它们的翘曲程度不会完全相同。我们如何将翘曲的芯片粘贴到一起，使其真正形成键合？”
机械稳定性同样至关重要。键合过程中，即使是微小的振动或平台误差也可能导致叠对误差。如今，先进的键合设备已集成环境隔离和主动平台稳定功能，以减少机械漂移。例如，一些平台使用干涉法连续跟踪晶圆位置，实时调整卡盘位置以保持亚微米级的对准精度。
“测量既需要精确，机械也需要稳定，”Ryckaert补充道。“计量学可以告诉你目前的位置，但如果缺乏稳定、精细的调整能力，就无法确保你始终保持在那里。”
小于 5μm 间距的混合键合一旦发生变形，几乎没有恢复余地。最成功的键合流程是将热和机械补偿策略直接集成到键合平台中，而不是将其视为下游的校正步骤。这种预测建模、现场测量和机械稳定性的结合对于 2μm 以下的微缩至关重要。
现场监控与反馈控制
在小于 5μm 的键合间距下，对准窗口非常狭窄，以至于工艺漂移可能会导致在最后一颗芯片贴装完成之前，原本完美的键合设置就超出规格。此时，现场监控就从“锦上添花”变成了“关键任务”。实时测量、分析和校正的能力，决定了最终能否实现高良率运行，避免昂贵的返工成本。
“我们面临的问题，尤其是在工艺开发方面，是数据量太小，”Lam 的 Vahedi 说道。“仅凭几个数据点，你无法了解全貌。通过使用更先进的算法，利用先前的实验进行迁移学习，你可以更早地从人工转向计算机。这提高了工程师的工作效率，也让我们能够更快地收敛，从而跟上创新的步伐。”
反馈控制系统在计量和驱动之间形成闭环。对准传感器、热漂移监测器和键合力计的数据可以实时测量，从而调整平台位置、补偿晶圆膨胀或调节键合参数。
挑战在于延迟和决策质量。必须在不显著增加周期时间的情况下实施校正措施，并且算法必须区分真正的错位和计量噪声。这导致人们对人工智能辅助反馈的兴趣日益浓厚，机器学习模型可以根据环境和工艺参数预测漂移行为，从而减少不必要的校正。
集成也至关重要。如今，许多键合设备都包含嵌入式传感器和分析模块，而不再仅仅依赖独立的计量站。这不仅提高了校正精度，还提供了更丰富的数据集，用于持续改进工艺。随着越来越多的此类数据被存档并与良率结果关联，晶圆厂可以改进其模型，以预测和预防故障，而不是简单地被动应对。
产量与工艺范围
亚微米混合键合的成功并非仅仅依靠精度。它还需要突破一个实际障碍——在不破坏工艺窗口的情况下满足节拍时间。在约 200°C 的温度下进行无压铜对铜流动可以减少热变形并缩短循环步骤，但它们对颗粒和局部形貌较为敏感。在适度压力下，大约一分钟的短时间热压缩辅助可以改善空隙稳定性，同时保持热效益。制造业很简单。键合周期增加的每一秒都能保证良率，但却会降低生产线的产能。
传统的实验设计无法覆盖如此大的空间。实际的做法是在晶圆面临风险之前降低维度。虚拟制造缩小了实验范围，然后进行有针对性的实验，探索工艺空间中最有前景的区域。反馈返回到模型，以便下一轮实验能够聚焦于更小的区域。在键合工艺中，这意味着筛选活化化学、温度时间曲线和压缩梯度，以评估对覆盖层漂移和颗粒敏感性的敏感性，然后锁定一条满足节拍的稳定路径。
实时校正回路将这一理念延伸到生产环节。键波遥测、干涉测量和卡盘传感器在生产周期内生成对准和热数据流。控制器会学习在给定晶圆历史和环境条件下哪些参数组合的漂移最小，然后在下一批生产中优先选择这些操作点。随着时间的推移，生产线会根据产品、晶圆厚度和季节环境构建一个本地安全设置地图。这减少了返工，稳定了生产周期，并防止了影响良率的缓慢蠕变。
吞吐量还取决于有多少工作被推送到上游。如果通过设备集群将激活到键合的间隔控制在几分钟而不是几小时，键合机就可以缩短运行周期，减少校正暂停次数。如果CMP能够在目标带内实现金属凹槽和电介质滚降，键合机就可以避免额外的对准验证。如果宏观边缘检测能够防止周边受损的晶圆进入键合队列，那么设备的空闲时间就会减少。这些微小的提升累积起来，就能转化为显著的产能。
它还依赖于涉及不同步骤的更精细的编排。“想象一下，你有一个包含1000条规则或测试的高级产品，” yieldWerx首席执行官Aftkhar Aslam说道。“这就像多米诺骨牌效应。你通过第一条规则，第二条规则，第三条规则。这是一个复杂程度的等级。另一个复杂程度是，它会因批次而异，也会因晶圆而异。”
在高级节点/多芯片设计中，由于测试结果存在重叠或多模态，情况会变得更加复杂。与单个测试的典型高斯分布不同，可能需要新的规则来理解数据并确定是否存在问题。
设计与制造的“握手”：
ADK 和叠层感知规则
随着混合键合技术向亚微米级发展，设计与制造之间的分离成为一种负担。公差非常严格，以至于设计团队必须在流片前很久就考虑好键合工艺参数。如果叠层设计时没有考虑到实际的键合能力，良率和可靠性就会受到影响。
组装设计套件 (ADK) 提供了桥梁。它们将制造约束转化为可执行的设计规则，不仅涵盖几何间距和焊盘位置，还涵盖叠层公差、允许的热预算以及可接受的材料组合。在亚微米键合领域，这包括指定允许的最大 CMP 凹槽、表面平整度要求以及激活到键合的时间限制。
Synopsys产品管理高级总监 Amlendu Choubey 表示：“如果您想要可重复的 3D 组装，您需要一个包含设计规则、DRC 和 DFM 检查以及跨堆栈签核的组装设计套件。EDA 检查必须反映键合工艺，并考虑组装过程中发生的热和机械相互作用。”
由于应力梯度和卡盘相互作用，边缘区域可能出现更大的套刻偏差，因此 ADK 越来越多地采用基于区域的规则，限制晶圆边缘附近关键互连的使用。这些规则并非随意的设计约束，而是与工艺在不同晶圆区域提供可靠键合的能力直接相关。
Choubey 表示：“设计时要充分考虑工艺的实际优势、劣势和固有差异，而不是强迫工艺去适应理想化的设计，这样才能保证良率。通过在设计键合界面时考虑这些因素，从一开始就能获得可制造的产品。”
设计与制造之间的这种“握手”机制仍在不断发展。一些供应商正在试验双向反馈回路，即将键合后的检测数据反馈到ADK，以完善未来设计的规则。随着时间的推移，这可能会创建一个闭环生态系统，其中设计规则的准确性会通过实际生产数据不断提高，从而缩小理论良率模型与实际工厂性能之间的差距。
结论
推动亚微米混合键合不仅仅是精密工程的实践。它涉及协调整个制造生态系统，以支持大批量生产的成本实现纳米级对准、无缺陷界面和稳定的良率。技术基础正在兴起：
先进的 CMP 和清洁技术，可实现平坦、洁净的表面；
紧密集成的计量和粘合；
人工智能引导的recipe搜索，以及
通过强大的装配设计套件进行设计制造握手。
剩下的就是证明这些元素能够一起发挥规模效应，并产生可预测的经济效益。
虽然亚微米混合键合技术确实取得了进展，但在亚微米混合键合投入生产之前，业界必须解决一些尚未解决的问题。设备互操作性就是其中之一。ECTC 上展示的论文中，大多数键合成功案例都是在集群化的同供应商环境中实现的，这些环境严格控制着从激活到键合的整个过程。在生产晶圆厂中，混合供应商流程很常见，它引入了调度和环境变化，从而可能影响结果。材料集成是另一个挑战，尤其是在更多异构堆叠将来自不同代工厂、采用不同金属化化学工艺的芯片组合在一起的情况下。
亚微米混合键合最终会成功，但这并非因为任何单一的突破就能解决问题。成功的关键在于设计、工艺和供应链生态系统的融合。率先掌握这种协同技术的晶圆厂将决定未来十年高性能计算的采用速度和竞争格局。
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